【導(dǎo)讀】在現(xiàn)場(chǎng)可編程門陣列(FPGA)、專用集成電路(ASIC)和其他基于多軌處理器的系統(tǒng)中，隨著電源時(shí)序規(guī)則愈發(fā)嚴(yán)格、時(shí)序要求日益精準(zhǔn)、電壓容差不斷縮小，電源管理變得越來越復(fù)雜。時(shí)序錯(cuò)誤可能造成閂鎖或器件永久性損壞，而監(jiān)控不足可能導(dǎo)致無法及時(shí)發(fā)現(xiàn)故障，使系統(tǒng)穩(wěn)定性受到影響。
本文提出了優(yōu)化時(shí)序協(xié)調(diào)和故障響應(yīng)的實(shí)用策略，并說明了與基本電源時(shí)序控制器方案相比，集成監(jiān)控和工廠調(diào)整設(shè)置的8通道時(shí)序控制器如何有助于簡化電源管理。
引言
人工智能(AI)、數(shù)據(jù)中心、醫(yī)療健康和工業(yè)自動(dòng)化領(lǐng)域越來越多地使用現(xiàn)場(chǎng)可編程門陣列(FPGA)來實(shí)現(xiàn)高吞吐量、低延遲計(jì)算。憑借硬件配置能力和高效并行處理的雙重優(yōu)勢(shì)，F(xiàn)PGA非常適合應(yīng)對(duì)大數(shù)據(jù)量的實(shí)時(shí)工作負(fù)載。
FPGA的電源設(shè)計(jì)很少采用單電源軌。此類器件使用多個(gè)電源域：核心、輸入/輸出(I/O)組、鎖相環(huán)(PLL)、高速收發(fā)器和輔助電源軌，而且每個(gè)域都有自己的電壓電平、電流特性和裕度要求。穩(wěn)健的供電網(wǎng)絡(luò)除了要產(chǎn)生各電源軌之外，還必須對(duì)電源軌的上電和下電進(jìn)行嚴(yán)格控制，并確保在瞬態(tài)和故障情況下，各電源軌始終處于容許的范圍以內(nèi)。
在實(shí)踐中，F(xiàn)PGA的電源要求通常歸結(jié)為如下幾項(xiàng)設(shè)計(jì)檢查事項(xiàng)：1,2
? 多電源軌：為核心、I/O、PLL、收發(fā)器和輔助域提供專用電源。
? 低壓核心電源精度：核心電源軌通常運(yùn)行在最低電壓以降低功耗，因此調(diào)節(jié)精度和負(fù)載階躍響應(yīng)非常重要。
? 嚴(yán)格的電源軌容差：每個(gè)電源軌都有各自允許的電壓窗口（裕度），以確保穩(wěn)定運(yùn)行。
? 受控的斜坡上升：管理斜坡速率和浪涌，使內(nèi)部電路干凈地啟動(dòng)，且電源軌不會(huì)崩潰或過沖。
? 電源時(shí)序：在接通和關(guān)斷電源時(shí)，嚴(yán)格遵循規(guī)定的電源軌順序，包括反向時(shí)序約束。
穩(wěn)壓器負(fù)責(zé)電源的生成與調(diào)節(jié)，但無法保證所有電源軌的時(shí)序控制、上電順序和持續(xù)窗口監(jiān)測(cè)萬無一失，尤其是在發(fā)生欠壓、故障或關(guān)斷事件時(shí)。因此，在FPGA電源管理設(shè)計(jì)中，需要外部時(shí)序控制器和電壓監(jiān)控器來協(xié)調(diào)電源軌時(shí)序并監(jiān)測(cè)運(yùn)行過程中的閾值。
控制閾值和時(shí)序：實(shí)際應(yīng)用中的電源監(jiān)控器+時(shí)序控制器
時(shí)序控制器和電壓監(jiān)控器會(huì)為每個(gè)電源軌明確實(shí)現(xiàn)相應(yīng)的時(shí)序和電壓閾值。多通道時(shí)序控制器可在當(dāng)前電源軌達(dá)到其目標(biāo)電壓的預(yù)定義窗口范圍之前，暫緩啟動(dòng)下一電源軌。當(dāng)前電源軌進(jìn)入該窗口后，再經(jīng)過一個(gè)受控延遲，才會(huì)使能下一電源軌。這一機(jī)制有助于確保各電源軌單調(diào)上升且無毛刺。
高質(zhì)量電源監(jiān)控器具備多電壓監(jiān)測(cè)能力，閾值精度可達(dá)±0.3%，同時(shí)支持上電復(fù)位、適當(dāng)?shù)臅r(shí)序控制及持續(xù)監(jiān)測(cè)。只要任一電源軌超出規(guī)定范圍，電源監(jiān)控器就會(huì)將復(fù)位信號(hào)置為有效。3,4 在實(shí)際應(yīng)用中，如果出現(xiàn)欠壓或過壓情況，電源監(jiān)控器會(huì)觸發(fā)受控FPGA復(fù)位或安全關(guān)斷，以防止系統(tǒng)運(yùn)行失常。電源監(jiān)控器與時(shí)序控制器配合使用時(shí)，能夠確保各電源軌按照正確順序啟動(dòng)，并持續(xù)監(jiān)測(cè)整個(gè)系統(tǒng)的運(yùn)行健康狀況。
ADI公司提供一系列帶監(jiān)控功能的電源時(shí)序控制集成電路(IC)產(chǎn)品，包括MAX16050、MAX16165和MAX16025。最新產(chǎn)品ADM6840是一款可配置的時(shí)序控制器，集成監(jiān)控功能，支持多達(dá)8個(gè)電源軌，專門為先進(jìn)的FPGA和片上系統(tǒng)(SoC)平臺(tái)打造。這款器件可同時(shí)管理8個(gè)電源軌，相比典型的四通道解決方案，所需外部元件更少，系統(tǒng)復(fù)雜度也更低。
優(yōu)化監(jiān)測(cè)和時(shí)序控制架構(gòu)，簡化解決方案
ADM6840保留了ADI MAX16165/MAX16166等成熟電源時(shí)序控制器的核心時(shí)序控制與監(jiān)控功能，并通過更簡單、更優(yōu)化的實(shí)現(xiàn)方案，將支持的電源軌數(shù)量拓展至8個(gè)，如圖1所示。其設(shè)計(jì)思路是將原本需要外部配置的關(guān)鍵功能改為由工廠調(diào)整的內(nèi)部選項(xiàng)，從而提升不同批次產(chǎn)品的精度、一致性和可重復(fù)性，并降低對(duì)元件容差和印刷電路板(PCB)漏電流的敏感性。這些由工廠調(diào)整的選項(xiàng)包括：失調(diào)電流設(shè)置(IOS)，用于改變下降閾值以實(shí)現(xiàn)可靠的反序關(guān)斷；電源良好定時(shí)器(PGT)，用于限制電源軌在上電過程中達(dá)到設(shè)定監(jiān)控閾值所允許的最長時(shí)間；欠壓檢測(cè)輸入(UVSET)，用于提供典型的0.5V閾值
輸入以監(jiān)控VDD或其他電源。
圖1：MAX16165/MAX16166和ADM6840功能框圖
多個(gè)時(shí)序控制器通過菊花鏈方式連接，支持更復(fù)雜的電源樹
如圖2所示，憑借高通道密度，ADM6840單個(gè)器件可支持FPGA的8個(gè)電源軌，無需級(jí)聯(lián)兩個(gè)電源時(shí)序控制器，既減少了元器件數(shù)量，也降低了器件間的相互依賴性。
圖2：使用ADM6840對(duì)八個(gè)電源軌進(jìn)行電源監(jiān)控和時(shí)序控制
除了單器件支持多達(dá)8個(gè)電源軌外，它還完全支持以菊花鏈方式連接多個(gè)IC，從而應(yīng)對(duì)更大或更復(fù)雜的FPGA電源樹，示例配置如圖3所示。設(shè)計(jì)人員可通過DONE、ON和OFF引腳鏈接器件，確保所有電源軌保持協(xié)調(diào)一致的時(shí)序。憑借這種靈活性，系統(tǒng)架構(gòu)師可在必要時(shí)將系統(tǒng)擴(kuò)展至八個(gè)以上通道，同時(shí)依然能獲得簡化設(shè)計(jì)所帶來的好處。
圖3：使用三個(gè)器件的菊花鏈配置
借助電源良好定時(shí)器和關(guān)斷時(shí)序控制，滿足精密時(shí)序要求
在上電過程中，時(shí)序要求非常重要：給定電壓軌必須在規(guī)定的時(shí)間窗口內(nèi)斜坡上升至其標(biāo)稱值，然后下一個(gè)電源軌才能開始上電。對(duì)于現(xiàn)代FPGA和自適應(yīng)SoC，電源軌必須單調(diào)上升，并在規(guī)定的上升時(shí)間內(nèi)達(dá)到最終電壓。以XAPP1375為例，電壓必須在規(guī)定的斜坡周期內(nèi)達(dá)到其最終值的95%以上，然后序列中的下一個(gè)電源軌才開始斜坡上升。5 這種方法有助于確保器件正確退出上電復(fù)位(POR)狀態(tài)，避免因電源軌上升緩慢或不當(dāng)而造成問題。AMD或Altera等FPGA供應(yīng)商在其數(shù)據(jù)手冊(cè)中提供了上電時(shí)序建議，不同F(xiàn)PGA系列的上電時(shí)序可能有所不同。上電時(shí)序控制實(shí)現(xiàn)方案的示例如圖4所示。
圖4：上電時(shí)序控制示例
電源良好(power-good)定時(shí)器會(huì)驗(yàn)證每個(gè)電源在上電過程中，是否在規(guī)定的時(shí)間窗口內(nèi)達(dá)到設(shè)定的閾值電壓。在ADM6840中，為了確保一致性和可重復(fù)時(shí)序，此延遲由工廠調(diào)整，有多個(gè)選項(xiàng)，而不是由外部電容設(shè)置。若使用外部電容，延遲的精度可能會(huì)受到電容漏電流和容差的影響，導(dǎo)致時(shí)序出現(xiàn)偏差。
此外，在關(guān)斷過程中，需要對(duì)儲(chǔ)存的能量進(jìn)行妥善控制，以確保關(guān)斷時(shí)序可預(yù)測(cè)，防止器件受損。高功率電源軌通常包含較大bulk電解電容。在關(guān)斷期間，這些電容保持充電狀態(tài)；若無適當(dāng)保護(hù)，其釋放的能量足以損壞器件。因此，Altera等FPGA供應(yīng)商提供了關(guān)斷時(shí)序建議以降低風(fēng)險(xiǎn)。6 一般來說，推薦的關(guān)斷時(shí)序與上電時(shí)序順序相反。
圖5：Altera Arria 10關(guān)斷時(shí)序組的順序6
以Altera Arria 10器件為例，在關(guān)斷過程中，每組電源軌必須下降到其標(biāo)稱電壓的10%以下，下一組才能開始關(guān)斷，如圖5所示。6 為滿足此類要求，ADM6840實(shí)現(xiàn)了由工廠調(diào)整的關(guān)斷閾值(VSEQOFF_TH)選項(xiàng)（0.333V、0.167V和0.050V）。與其他時(shí)序控制器相比，其關(guān)斷閾值可通過外部元件（如電阻或電容）編程來設(shè)置。由于電阻容差和PCB漏電流的影響，實(shí)際關(guān)斷閾值可能出現(xiàn)偏差。圖6顯示了由工廠調(diào)整的關(guān)斷閾值實(shí)現(xiàn)方案的簡化示意圖。
圖6：ADM6840的關(guān)斷閾值架構(gòu)
結(jié)語
面對(duì)多電源軌、嚴(yán)苛的容差和復(fù)雜的時(shí)序約束，想要滿足嚴(yán)格的FPGA供電要求絕非易事。ADM6840單個(gè)器件集成了八個(gè)時(shí)序控制與監(jiān)控通道，極大地化解了這一難題。此外，它還支持菊花鏈連接，即使擴(kuò)展到更大電源樹，設(shè)計(jì)復(fù)雜性也不會(huì)增加。采用由工廠調(diào)整的設(shè)置方案，有助于以一致、可重復(fù)的時(shí)序?qū)崿F(xiàn)推薦的上電和關(guān)斷順序，避免外部元件和板級(jí)漏電流可能帶來的偏差。除時(shí)序控制外，集成監(jiān)控功能可在電源軌偏離容許范圍時(shí)，更迅速地檢測(cè)故障并做出明確響應(yīng)，執(zhí)行受控復(fù)位或安全關(guān)斷，從而保護(hù)FPGA及其周邊電路。因此，這款器件可為多電源軌FPGA的電源管理提供實(shí)用且可靠的方案，有助于設(shè)計(jì)人員實(shí)現(xiàn)可預(yù)測(cè)、安全、高效的系統(tǒng)行為。
參考文獻(xiàn)
1 “Voltage Regulator Selection for FPGAs”，Altera，2008年11月。
2 “FPGA Power Sequencing Requirements”，Altium，2025年7月。
3 “適用于AMD和Intel FPGA的電源監(jiān)控與時(shí)序控制器件”，ADI公司，2024年。
4 Greg Sutterlin，“多電壓系統(tǒng)的監(jiān)控器。”Maxim Integrated，2003年11月。
5 “Simplified Power Sequencing (XAPP1375)”，AMD，2025年5月。
6 Nathan Enger，“FPGA電源的‘護(hù)理和喂養(yǎng)’：成功的道與因”，《模擬對(duì)話》，2018年11月。
作者簡介
Camille Bianca Gomez是ADI公司的產(chǎn)品應(yīng)用工程師，從事保護(hù)控制器產(chǎn)品相關(guān)工作。她于2022年3月加入公司，最初主要負(fù)責(zé)高性能電源監(jiān)控類產(chǎn)品的支持和開發(fā)工作，隨后轉(zhuǎn)入目前崗位。她擁有德拉薩大學(xué)拉古納分校的電子工程學(xué)士學(xué)位。加入ADI公司之前，她在汽車制造行業(yè)擔(dān)任設(shè)計(jì)工程師達(dá)3.5年，積累了寶貴的工程設(shè)計(jì)與產(chǎn)品開發(fā)經(jīng)驗(yàn)。
