【導(dǎo)讀】“在摩爾定律逼近物理極限之際，無(wú)論是臺(tái)積電的CoWoS、已廣為使用的芯粒（Chiplet）、還是華為的‘韜定律’折疊邏輯，其核心都離不開異構(gòu)芯?；蛘唠娐穯卧g的互聯(lián)和總線，其中的新協(xié)議和相關(guān)IP產(chǎn)品正引發(fā)全球半導(dǎo)體產(chǎn)業(yè)鏈的深度重構(gòu)?！?/p>
摩爾定律主導(dǎo)產(chǎn)業(yè)半個(gè)多世紀(jì)以來(lái)，行業(yè)長(zhǎng)期以來(lái)的唯一壓倒性目標(biāo)始終是不斷縮小晶體管尺寸，依靠制程縮放提升芯片集成度與性能。但進(jìn)入3nm、2nm節(jié)點(diǎn)后，先進(jìn)制程紅利已經(jīng)持續(xù)消退：EUV光刻成本呈指數(shù)級(jí)上升，晶體管漏電、量子隧穿、功耗失控等物理壁壘難以突破，投入巨額研發(fā)與產(chǎn)線資金，換來(lái)的性能、能效邊際收益持續(xù)走低，單純依賴平面制程微縮的發(fā)展路徑已抵達(dá)性能瓶頸。
在此背景下，全球半導(dǎo)體產(chǎn)業(yè)正經(jīng)歷戰(zhàn)略轉(zhuǎn)向：逐步告別單一追求更小制程，全面從制程縮放驅(qū)動(dòng)，轉(zhuǎn)向架構(gòu)重構(gòu)+先進(jìn)封裝創(chuàng)新雙輪驅(qū)動(dòng)。不再試圖在單一片芯（die）上集成所有功能，而是通過(guò)拆分、堆疊、異構(gòu)組合的方式，重新定義芯片的集成形態(tài)，這也成為后摩爾時(shí)代的行業(yè)共識(shí)。
當(dāng)前全球已經(jīng)形成三條各具特色的主流突破路徑：
1.臺(tái)積電CoWoS先進(jìn)封裝路線
臺(tái)積電2.5D硅中介層封裝方案，通過(guò)硅中介層搭建高密度布線通道，把計(jì)算片芯與HBM高帶寬存儲(chǔ)芯粒緊密排布集成，大幅拉近計(jì)算與存儲(chǔ)距離，拉高帶寬、降低數(shù)據(jù)傳輸延遲，是當(dāng)前高端AI算力芯片主流量產(chǎn)方案，屬于封閉化的先進(jìn)封裝集成路線。
2. 通用芯粒（Chiplet）異構(gòu)集成路線
采取化整為零的模塊化思路，把完整SoC芯片拆分為計(jì)算、I/O、模擬、射頻等獨(dú)立功能芯粒，不同功能芯粒選用適配的最優(yōu)制程制造，再依靠先進(jìn)封裝將各類芯粒拼接整合。追求跨廠商、跨工藝的通用性，依靠開放標(biāo)準(zhǔn)實(shí)現(xiàn)芯粒即插即用，兼顧成本、良率與擴(kuò)展性。
3. 華為韜（τ）定律路線（旨在降低電路時(shí)間常數(shù)τ）
摒棄摩爾定律“幾何縮微”思路，提出以時(shí)間縮微替代空間縮微，以降低電路信號(hào)時(shí)間常數(shù)τ為核心目標(biāo)，通過(guò)邏輯折疊、三維電路重構(gòu)等方式，在成熟制程條件下縮短信號(hào)傳輸路徑，從器件、電路、芯片、系統(tǒng)四層全棧優(yōu)化時(shí)延與能效，既可獨(dú)立完成芯片架構(gòu)升級(jí)，也能兼容Chiplet異構(gòu)集成 。
三者的落地形態(tài)、實(shí)現(xiàn)方式、適用場(chǎng)景差異顯著，但底層需求高度統(tǒng)一，高速、低時(shí)延的互聯(lián)與總線架構(gòu)至關(guān)重要，其中標(biāo)準(zhǔn)化芯?；ヂ?lián)總線更是不可替代的核心底座。
作為全球標(biāo)準(zhǔn)化的die-to-die高速總線，UCIe（Universal Chiplet Interconnect Express）通用芯?；ヂ?lián)協(xié)議就承擔(dān)起多裸片系統(tǒng)互聯(lián)互通的重任，為異構(gòu)芯粒之間高帶寬、低抖動(dòng)的數(shù)據(jù)交互提供強(qiáng)大支持，成為實(shí)現(xiàn)芯粒架構(gòu)創(chuàng)新的核心基礎(chǔ)設(shè)施。
協(xié)議復(fù)雜+異構(gòu)互聯(lián)給互通及時(shí)延優(yōu)化帶來(lái)巨大挑戰(zhàn)
當(dāng)前，在越來(lái)越多的多片芯項(xiàng)目中，設(shè)計(jì)人員都在評(píng)估和導(dǎo)入U(xiǎn)CIe 1.0/1.1/2.0/3.0版本，覆蓋了AI服務(wù)器、高性能計(jì)算、車載中央計(jì)算等應(yīng)用。在開發(fā)過(guò)程中，工程師面臨兩大現(xiàn)實(shí)挑戰(zhàn)：
1. 協(xié)議復(fù)雜度陡增：UCIe包含物理層、鏈路層、事務(wù)層，涵蓋鏈路訓(xùn)練、流控管理、錯(cuò)誤重傳、電源側(cè)帶管理、多拓?fù)浣M網(wǎng)，一旦出現(xiàn)協(xié)議違規(guī)，就會(huì)造成鏈路斷連、傳輸時(shí)延飆升，無(wú)法滿足芯片對(duì)于高速低延遲的嚴(yán)苛設(shè)計(jì)要求；
2. 異構(gòu)對(duì)接難度大：ARM AXI、CXS等片上總線需要和UCIe高速裸片接口無(wú)縫對(duì)接，總線協(xié)議轉(zhuǎn)換很容易引入額外時(shí)序開銷，拉高RC寄生時(shí)延。
因此，作為芯片的內(nèi)部連接和總線，如果選擇從零自研控制器與驗(yàn)證環(huán)境，不僅研發(fā)周期漫長(zhǎng)，還很難保證協(xié)議兼容性與時(shí)序精簡(jiǎn)度。面對(duì)芯粒項(xiàng)目快速量產(chǎn)的需求，產(chǎn)業(yè)紛紛轉(zhuǎn)向成熟商用IP方案，以此保障鏈路合規(guī)性，同時(shí)守住低時(shí)延的設(shè)計(jì)底線。
UCIe正逐步成為重要的標(biāo)準(zhǔn)化芯粒-芯粒間（die-to-die）互聯(lián)選項(xiàng)，為異構(gòu)芯粒系統(tǒng)提供了一種統(tǒng)一底座。SmartDV不僅能夠提供完全符合行業(yè)規(guī)范的UCIe總線IP，還可基于標(biāo)準(zhǔn)架構(gòu)，結(jié)合客戶實(shí)際項(xiàng)目需求進(jìn)行深度技術(shù)研發(fā)與功能創(chuàng)新，兼具標(biāo)準(zhǔn)化交付能力與高度定制化、自主創(chuàng)新的雙重優(yōu)勢(shì)。
SmartDV全棧UCIe解決方案：IP+VIP雙輪保障，守住時(shí)延底線
作為UCIe聯(lián)盟成員，SmartDV緊跟規(guī)范演進(jìn)，持續(xù)迭代UCIe全套IP產(chǎn)品，打造了覆蓋驗(yàn)證IP、控制器IP、總線橋接IP的完整產(chǎn)品矩陣，精準(zhǔn)匹配“壓縮信號(hào)時(shí)延、降低時(shí)間常數(shù)τ和可進(jìn)一步優(yōu)化性能”的專用集成電路（ASIC）、系統(tǒng)級(jí)芯片（SoC）及高性能計(jì)算芯片設(shè)計(jì)目標(biāo)。
（一）UCIe驗(yàn)證IP（VIP）：全覆蓋協(xié)議驗(yàn)證，有效降低時(shí)序隱患
SmartDV UCIe VIP嚴(yán)格兼容UCIe 1.0、1.1、2.0全部規(guī)范，同時(shí)支持短距SR、長(zhǎng)距LR兩種傳輸模式，覆蓋物理層訓(xùn)練、鏈路層數(shù)據(jù)包傳輸、事務(wù)層流控與錯(cuò)誤處理全協(xié)議棧。
原生支持UVM驗(yàn)證環(huán)境，內(nèi)置協(xié)議檢查器、故障注入、鏈路訓(xùn)練序列、全覆蓋功能覆蓋率，能夠提前發(fā)現(xiàn)數(shù)據(jù)包亂序、握手超時(shí)、鏈路反復(fù)重訓(xùn)練等問(wèn)題；
支持多芯粒組網(wǎng)拓?fù)浣＃珳?zhǔn)仿真跨裸片傳輸?shù)恼鎸?shí)時(shí)延，幫助前端團(tuán)隊(duì)提前優(yōu)化時(shí)序，避免鏈路額外延遲抬高系統(tǒng)τ值；
跨平臺(tái)兼容主流EDA仿真工具，無(wú)論是AI多裸片SoC還是車載芯粒系統(tǒng)，都可以快速搭建完備的die-to-die互連驗(yàn)證平臺(tái)。
（二）UCIe控制IP與橋接IP：精簡(jiǎn)鏈路邏輯，最小化傳輸時(shí)延
1.UCIe控制器IP
硬件鏈路做了精簡(jiǎn)時(shí)序設(shè)計(jì)，優(yōu)化握手邏輯與數(shù)據(jù)包打包機(jī)制，減少寄存器級(jí)數(shù)，最大限度降低協(xié)議處理帶來(lái)的額外時(shí)延；同時(shí)集成側(cè)帶電源管理、CRC校驗(yàn)、重傳機(jī)制，在保障數(shù)據(jù)完整性的前提下控制RC寄生參數(shù)，滿足芯片整體降低信號(hào)傳輸延遲的需求?？刂破魍瑫r(shí)支持Root與Endpoint雙模式，適配各類異構(gòu)芯?；ヂ?lián)拓?fù)洹?/p>
2. AXI-UCIe、CXS-UCIe總線橋接IP
作為異構(gòu)SoC的關(guān)鍵組件，該類IP可實(shí)現(xiàn)AMBA AXI4、CXS片上高速總線向UCIe片芯間互連協(xié)議的高效協(xié)議轉(zhuǎn)換。橋接IP精簡(jiǎn)協(xié)議轉(zhuǎn)換邏輯，減少緩存級(jí)數(shù)，抑制跨總線交互帶來(lái)的時(shí)延抖動(dòng)，打通片內(nèi)總線與芯?；ミB鏈路，讓整條數(shù)據(jù)通路保持低延遲、低功耗，避免協(xié)議轉(zhuǎn)換成為系統(tǒng)τ值的短板。
IP支持4GT/s~32GT/s多檔速率配置，兼顧ASIC量產(chǎn)與FPGA原型驗(yàn)證，靈活適配不同封裝、不同工藝的多片芯項(xiàng)目。
（三）適配場(chǎng)景：面向先進(jìn)封裝異構(gòu)集成的多片芯芯粒
SmartDV的整套UCIe IP方案，已廣泛用于三大場(chǎng)景：
1. AI推理與數(shù)據(jù)中心Chiplet處理器：該類處理器采用分離的計(jì)算芯粒、I/O芯粒，依靠低時(shí)延UCIe鏈路實(shí)現(xiàn)高速數(shù)據(jù)互通，依靠架構(gòu)優(yōu)化替代先進(jìn)制程，實(shí)現(xiàn)媲美高端單芯片的性能水平；
2. 車載中央計(jì)算多裸片SoC：多域芯粒通過(guò)UCIe互聯(lián)，鏈路穩(wěn)定性與時(shí)序可控，保障整車高實(shí)時(shí)性；
3. 網(wǎng)絡(luò)處理器異構(gòu)芯片：拆分處理單元與接口單元，用芯粒集成模式控制成本，同時(shí)壓縮跨裸片傳輸時(shí)延。
擁抱芯片設(shè)計(jì)和制造新時(shí)代：高性能IP筑牢芯?；ヂ?lián)堅(jiān)實(shí)底座
半導(dǎo)體產(chǎn)業(yè)正在告別依靠制程尺寸不斷縮小的發(fā)展模式，邁入以架構(gòu)重構(gòu)、多維互連和異構(gòu)總線等技術(shù)創(chuàng)新為主導(dǎo)的全新發(fā)展階段。UCIe作為芯粒互連的一種標(biāo)準(zhǔn)化的總線，是落地多芯粒立體架構(gòu)、持續(xù)壓低系統(tǒng)時(shí)延必不可少的基礎(chǔ)設(shè)施。
接口鏈路的時(shí)延控制，離不開嚴(yán)謹(jǐn)?shù)膮f(xié)議驗(yàn)證與時(shí)序精簡(jiǎn)的控制器IP。憑借全版本合規(guī)的UCIe VIP、低時(shí)延控制IP與總線橋接方案，SmartDV深度融入全球芯?；ミB生態(tài)，幫助芯片設(shè)計(jì)團(tuán)隊(duì)打通die-to-die高速鏈路，有助于降低協(xié)議處理時(shí)延并提供經(jīng)過(guò)時(shí)序優(yōu)化的數(shù)據(jù)傳輸通路，為眾多采用先進(jìn)異構(gòu)集成方案的國(guó)產(chǎn)多芯粒芯片，提供穩(wěn)定可靠的高速互連底座。
在邁向新架構(gòu)并實(shí)現(xiàn)產(chǎn)業(yè)化落地的過(guò)程中，行業(yè)還需要更多的探索和持續(xù)的創(chuàng)新，SmartDV可以成為各家高性能芯片設(shè)計(jì)企業(yè)值得信賴的創(chuàng)新合作伙伴。SmartDV依托富有經(jīng)驗(yàn)的連接工程技術(shù)團(tuán)隊(duì)與自研SmartCompiler IP生成工具，不僅可以提供支持標(biāo)準(zhǔn)UCIe等協(xié)議和總線的IP產(chǎn)品，還可以根據(jù)客戶的需求基于UCIe等協(xié)議定制差異化的IP和VIP，在保障協(xié)議兼容性、通信穩(wěn)定性和應(yīng)用場(chǎng)景適配性的基礎(chǔ)上，為新一代計(jì)算芯片的創(chuàng)新提供多元化的支撐。
