【導(dǎo)讀】面對(duì)高性能計(jì)算帶來的能耗赤字，集成電路的功耗已不再僅僅是一個(gè)設(shè)計(jì)參數(shù)，而是決定芯片能否突破物理極限、實(shí)現(xiàn)
可持續(xù)性能釋放的核心壁壘。特別是在3DIC和Chiplet架構(gòu)日益普及的背景下，系統(tǒng)級(jí)功耗和熱管理成為了新的瓶頸。
英諾達(dá)自主研發(fā)的RTL功耗分析與優(yōu)化技術(shù)，通過獨(dú)創(chuàng)的深度可達(dá)性分析（DRA）形式化算法、可觀測(cè)性驅(qū)動(dòng)門控（ODG）與
穩(wěn)定信號(hào)驅(qū)動(dòng)門控（SDG）等創(chuàng)新技術(shù)，將功耗優(yōu)化從后期的被動(dòng)修復(fù)轉(zhuǎn)變?yōu)榍捌诘闹鲃?dòng)設(shè)計(jì)，踐行設(shè)計(jì)左移的理念，為芯片
設(shè)計(jì)工程師開啟能效設(shè)計(jì)的新范式，為綠色算力構(gòu)建最堅(jiān)實(shí)的底層底座。
功耗設(shè)計(jì)的左移：從被動(dòng)修復(fù)到主動(dòng)重構(gòu)
在當(dāng)代超大規(guī)模SoC設(shè)計(jì)中，功耗優(yōu)化的收益曲線呈現(xiàn)顯著的左移特征：越靠近設(shè)計(jì)上游，優(yōu)化的自由度越高，收益也越呈指數(shù)
級(jí)增長(zhǎng)。然而，由于RTL階段的高抽象性，隱藏在復(fù)雜邏輯結(jié)構(gòu)中的冗余功耗往往具有極強(qiáng)的隱匿性。傳統(tǒng)的邏輯綜合工具僅能
觸及表層的時(shí)鐘門控，難以在微架構(gòu)層面進(jìn)行系統(tǒng)性的能效重構(gòu)。
英諾達(dá)的早期功耗分析與優(yōu)化工具EnFortius?凝鋒?RPE（RTL Power Explorer，簡(jiǎn)稱ERPE），不僅可以對(duì)早期功耗進(jìn)行估算
，更是一個(gè)深層能效挖掘引擎。通過在設(shè)計(jì)的最早期階段——RTL級(jí)——介入，這一工具幫助設(shè)計(jì)師從全局視角識(shí)別并消除冗
余功耗，實(shí)現(xiàn)“功耗收斂”的質(zhì)變，從而規(guī)避后期物理設(shè)計(jì)中高昂的修正代價(jià)。
功耗分析：從宏觀到微觀的功耗洞察
功耗分析是功耗優(yōu)化的前提。國(guó)際同類技術(shù)雖然在物理感知建模方面有所積累，但其分析方法往往受限于分析速度或規(guī)模瓶頸。
英諾達(dá)的RTL功耗分析技術(shù)在精度與效率的平衡上實(shí)現(xiàn)了革命性突破：
（1）綜合級(jí)精度的RTL建模
該技術(shù)集成了快速邏輯綜合引擎，避免了對(duì)外部綜合工具的依賴同時(shí)確保RTL功耗估算的準(zhǔn)確性。通過采用多種線載模型和引腳
電容模型進(jìn)行電容估算，并可利用SPEF中的數(shù)據(jù)在RTL層級(jí)構(gòu)建高精度物理模型，該技術(shù)在RTL階段就能提供接近簽核
（Signoff）級(jí)的功耗洞察。其功耗分析精度可達(dá)綜合后網(wǎng)表級(jí)功耗分析的15%以內(nèi)。
（2）高性能信號(hào)波形傳播與多線程底座
該技術(shù)采用了高效的信號(hào)波形與活動(dòng)率傳播引擎，在大型RTL設(shè)計(jì)中展現(xiàn)出極佳的擴(kuò)展性。更重要的是，其波形處理、波形重放
以及功耗計(jì)算全面基于多線程算法底座，使其運(yùn)行速度比傳統(tǒng)的RTL功耗分析流程快10倍以上，并能輕松支撐超10億門級(jí)的超
大型設(shè)計(jì)。
功耗優(yōu)化：以形式化分析跨越功耗鴻溝
在明確了最大功率損耗出現(xiàn)在哪里之后，英諾達(dá)的RTL功耗優(yōu)化技術(shù)可以提前介入設(shè)計(jì)的功耗優(yōu)化。國(guó)際主流技術(shù)往往采用尋找
特定預(yù)定義電路結(jié)構(gòu)的方法（即局部分析local analysis），這種方法在面對(duì)復(fù)雜的現(xiàn)代SoC時(shí)顯得捉襟見肘。因?yàn)樵谡鎸?shí)設(shè)計(jì)
中，控制信號(hào)與受控的計(jì)算結(jié)果往往不在同一個(gè)時(shí)鐘周期上，甚至跨越多個(gè)邏輯層級(jí)，局部分析根本無法推斷這種復(fù)雜的上下游
行為。
為了發(fā)掘深層次的RTL功耗優(yōu)化機(jī)會(huì)，英諾達(dá)開發(fā)了深度可達(dá)性分析（Deep Reachability Analysis, DRA）這一核心優(yōu)化算法。
（1）DRA算法：穿透上百個(gè)時(shí)鐘周期的形式化分析
DRA不是簡(jiǎn)單的電路結(jié)構(gòu)分析，而是基于電路邏輯的形式化（formal）分析技術(shù)。它能夠深入達(dá)上百個(gè)時(shí)鐘周期，追蹤數(shù)據(jù)與控
制信號(hào)在長(zhǎng)時(shí)序階段中的依賴關(guān)系。通過對(duì)數(shù)據(jù)可觀測(cè)性（observability）和數(shù)據(jù)穩(wěn)定性（stability）的嚴(yán)密推斷，DRA能夠準(zhǔn)
確識(shí)別出那些在相當(dāng)長(zhǎng)的時(shí)間段內(nèi)產(chǎn)生互動(dòng)、但在功能上與最終設(shè)計(jì)輸出無關(guān)的深層冗余計(jì)算。
（2）全方位的冗余捕捉能力
基于形式化時(shí)序分析，該優(yōu)化技術(shù)能夠?qū)ΜF(xiàn)代超大規(guī)模RTL代碼進(jìn)行"地毯式"的優(yōu)化探索：
?寄存器級(jí)：精準(zhǔn)識(shí)別無效的寫入/讀取，以及隱蔽的冗余復(fù)位重置。
?存儲(chǔ)器級(jí)：發(fā)現(xiàn)無效的讀寫操作、浪費(fèi)的數(shù)據(jù)/地址翻轉(zhuǎn)，并探索Memory Banking的機(jī)會(huì)。
?時(shí)鐘樹級(jí)：定位浪費(fèi)的時(shí)鐘切換，優(yōu)化層級(jí)時(shí)鐘門控（hierarchical clock gating）與冗余CGIC。
?數(shù)據(jù)計(jì)算級(jí)：剔除浪費(fèi)的計(jì)算結(jié)果與無意義的數(shù)據(jù)運(yùn)算。
現(xiàn)代超大規(guī)模RTL代碼優(yōu)化需要DRA算法
相比基于靜態(tài)結(jié)構(gòu)匹配的國(guó)際同類工具，DRA這種“跨周期、跨層級(jí)、基于可達(dá)性”的動(dòng)態(tài)時(shí)序分析能力，使得ERPE能夠發(fā)現(xiàn)
傳統(tǒng)方法無法識(shí)別的深層次功耗優(yōu)化機(jī)會(huì)。
優(yōu)化閉環(huán)：從發(fā)現(xiàn)問題到自動(dòng)生成與指導(dǎo)
DRA算法賦予了ERPE深度洞察能力，其自動(dòng)門控邏輯生成及優(yōu)化技術(shù)則是解決功耗問題的關(guān)鍵抓手。
該優(yōu)化技術(shù)不僅是一份診斷報(bào)告，更是一個(gè)可執(zhí)行的優(yōu)化體系。它能夠自動(dòng)生成新的控制邏輯并完成表達(dá)式優(yōu)化，形成最優(yōu)控制
邏輯；同時(shí)，技術(shù)會(huì)自動(dòng)計(jì)算每個(gè)優(yōu)化機(jī)會(huì)對(duì)整體功耗的具體影響，并按照功耗收益進(jìn)行排序。
最終，ERPE會(huì)為設(shè)計(jì)師提供一份詳盡的可執(zhí)行優(yōu)化策略報(bào)告和RTL修改指南。這些安全且結(jié)構(gòu)化的編輯修改建議，使得設(shè)計(jì)師可
以根據(jù)時(shí)序和驗(yàn)證的實(shí)際需求，選擇性地接受或拒絕優(yōu)化建議，在保證設(shè)計(jì)正確性的前提下，以最小的工程代價(jià)實(shí)現(xiàn)能效的最大
化。
經(jīng)過國(guó)內(nèi)多家芯片設(shè)計(jì)公司的驗(yàn)證，在實(shí)際項(xiàng)目中幫助客戶實(shí)現(xiàn)了顯著的功耗優(yōu)化效果，平均可降低芯片功耗10%-30%。
產(chǎn)業(yè)價(jià)值：為綠色算力構(gòu)建堅(jiān)實(shí)底座
目前，英諾達(dá)ERPE已在多家行業(yè)領(lǐng)先的芯片設(shè)計(jì)公司中完成驗(yàn)證。在多個(gè)項(xiàng)目中，它幫助客戶實(shí)現(xiàn)了顯著的功耗降低。這意味著：
?移動(dòng)設(shè)備：更持久的續(xù)航時(shí)間，顯著提升產(chǎn)品的競(jìng)爭(zhēng)力。
?數(shù)據(jù)中心：更低的PUE（Power Usage Effectiveness）指標(biāo)。功耗的降低意味著更低的能源成本和更好的散熱性能，在當(dāng)前高
性能計(jì)算需求爆發(fā)的時(shí)代，這具有重要的經(jīng)濟(jì)和環(huán)保價(jià)值。
?高性能AI芯片：在保持算力不變的前提下，更低的功耗意味著更強(qiáng)勁的性能釋放能力，從而在相同的功耗預(yù)算下提升實(shí)際吞吐量
?流片成功率：通過早期的功耗分析和優(yōu)化，設(shè)計(jì)師能夠避免后期因功耗問題導(dǎo)致的流片失敗或多次迭代，顯著降低了設(shè)計(jì)風(fēng)險(xiǎn)和
成本。
總結(jié)
在算力爆發(fā)的時(shí)代，英諾達(dá)的ERPE通過三個(gè)層面的創(chuàng)新——高精度的RTL功耗分析、形式化的深層時(shí)序優(yōu)化和自動(dòng)化的閉環(huán)優(yōu)化
指導(dǎo)——定義了能效優(yōu)化的新標(biāo)準(zhǔn)。英諾達(dá)不僅通過底層技術(shù)創(chuàng)新打破了國(guó)際工具在功耗優(yōu)化領(lǐng)域的壟斷，更為全球芯片設(shè)計(jì)者
提供了一個(gè)更高效、更精準(zhǔn)、更可信的能效設(shè)計(jì)體系。
從RTL到Signoff，從功耗洞察到架構(gòu)重構(gòu)，英諾達(dá)正在賦能芯片設(shè)計(jì)者在算力競(jìng)賽中跨越"功耗墻"，實(shí)現(xiàn)性能與能效的完美平衡。
關(guān)于英諾達(dá)
英諾達(dá)（成都）電子科技有限公司是一家由行業(yè)資深人士創(chuàng)立的本土EDA企業(yè)，公司堅(jiān)持以客戶需求為導(dǎo)向，幫助客戶實(shí)現(xiàn)價(jià)值
躍升，為中國(guó)半導(dǎo)體產(chǎn)業(yè)提供卓越的EDA解決方案。公司的長(zhǎng)期目標(biāo)是通過EDA工具的研發(fā)和上云實(shí)踐，參與國(guó)產(chǎn)EDA完整工具
鏈布局并探索適合中國(guó)國(guó)情的工業(yè)軟件上云的路徑與模式，賦能半導(dǎo)體產(chǎn)業(yè)高質(zhì)量發(fā)展。公司的主營(yíng)業(yè)務(wù)包括：EDA軟件研發(fā)、
IC設(shè)計(jì)云解決方案以及IC設(shè)計(jì)服務(wù)。
